Baya WeaveIP – IP kết nối và nền tảng WeaverPro cho chiplet

Baya Systems là công ty IP bán dẫn đã gọi vốn Series B, trụ sở tại Santa Clara, California, có đội ngũ tại Austin, Cambridge và Bengaluru. Công ty phát triển công nghệ kết nối (fabric) điều khiển bằng phần mềm, sẵn sàng cho chiplet, giúp truyền dữ liệu giữa bộ xử lý, bộ nhớ, bộ tăng tốc và I/O trong chip AI, HPC, ô tô và thiết bị biên.

Giải pháp gồm hai phần. WeaverPro là nền tảng phần mềm để mô hình hóa, mô phỏng ở mức hệ thống, kiểm chứng sớm và tối ưu dựa trên dữ liệu cho kiến trúc fabric và bộ nhớ đệm, với công cụ CacheStudio và FabricStudio. WeaveIP là danh mục IP kết nối không phụ thuộc giao thức, gồm fabric kết hợp (coherent), không kết hợp, tùy biến và chuyển mạch, trong đó có NeuraScale cho mở rộng hệ thống AI, áp dụng từ một SoC đến hệ đa chiplet. Tenstorrent đã cấp phép công nghệ này cho các giải pháp chiplet AI và RISC-V, còn Openchip và Kandou AI đã công bố hợp tác.

• Nền tảng WeaverPro: mô hình hóa, mô phỏng ở mức hệ thống và kiểm chứng sớm kiến trúc fabric và bộ nhớ.
• CacheStudio và FabricStudio: công cụ tối ưu dựa trên dữ liệu cho phân cấp bộ nhớ đệm và mạng trên chip.
• Coherent Fabric: IP kết nối có tính kết hợp bộ nhớ đệm cho hệ đa lõi và đa chiplet.
• Non-Coherent và Custom Fabric: kết nối cấu hình được cho bộ tăng tốc, bộ nhớ và hệ con I/O.
• NeuraScale: fabric chuyển mạch cho hệ thống AI mở rộng theo chiều dọc và chiều ngang.
• Sẵn sàng chiplet: một lớp truyền tải mở rộng từ SoC đơn đến hệ nhiều die.

Công ty dịch vụ thiết kế ASIC tại Việt Nam có thể cấp phép WeaveIP để xây mạng trên chip cho SoC AI hoặc ô tô của khách hàng. Startup chip trong nước có thể dùng WeaverPro để cân nhắc phương án bộ nhớ đệm và fabric trước khi viết RTL. Nhóm nghiên cứu phát triển chiplet RISC-V có thể tích hợp IP fabric coherent cho nguyên mẫu đa lõi.

Kiến trúc sư có thể mô hình hóa và kiểm chứng lựa chọn fabric và bộ nhớ đệm bằng phần mềm trước khi viết RTL, giảm việc thiết kế lại ở giai đoạn muộn. Một họ fabric không phụ thuộc giao thức xử lý cả lưu lượng coherent và non-coherent, từ SoC đơn đến hệ đa chiplet. IP kết nối được tối ưu về công suất, diện tích và chi phí. Chứng nhận ISO 9001:2015 và đối tác phân phối tại châu Á – Thái Bình Dương hỗ trợ các đội thiết kế trong khu vực áp dụng.

Chip tăng tốc AI và chip trung tâm dữ liệu đang chuyển sang kiến trúc chiplet, nơi việc di chuyển dữ liệu giữa các die và bộ nhớ là điểm nghẽn chính. IP kết nối cấp phép giúp đội thiết kế nhỏ xây dựng SoC phức tạp mà không phải tự phát triển hệ kết nối từ đầu. Hoạt động thiết kế chip tại châu Á – Thái Bình Dương đang tăng, và ngành thiết kế chip mới nổi của Việt Nam có thể tiếp cận IP này qua các đối tác dịch vụ ASIC trong khu vực.

Trụ sở tại Santa Clara, California, có văn phòng tại Austin, Cambridge (văn phòng Anh mở tháng 11/2025) và Bengaluru, mở rộng sang Nhật Bản vào tháng 8/2026. Gọi vốn Series B hơn 36 triệu USD vào tháng 1/2025 do Maverick Silicon dẫn dắt, Synopsys đầu tư chiến lược; Matrix Partners và Intel Capital cũng tham gia. Đạt ISO 9001:2015; nằm trong EE Times Silicon 100 (2025) và được Frost & Sullivan ghi nhận. AdoreSys (Singapore) phân phối IP của công ty tại Trung Quốc và châu Á – Thái Bình Dương.